Où en est le projet
Le Projet 816 démarre : sa spécification est rédigée, rien n’est encore dessiné, codé ni fabriqué. Voici la suite, dans l’ordre prévu.
Dans cette page
Aujourd’hui
| Élément | État |
|---|---|
| Spécification | rédigée |
| Contrôleur système | FPGA GW1NR-9 soudé sur la carte ; 42 broches en 3,3 V sur 45 (marge de 3) et le codec audio en 1,8 V |
| Mémoire | 16 Mo de PSRAM QSPI, choisie le 15 octobre 2026 ; vitesse effective d’environ 4 MHz estimée, à mesurer |
Plan des registres (docs/registers.md) | version 0.1 proposée, à valider |
| Verilog des FPGA | pas commencé |
| Firmware du Pico | pas commencé |
| Schémas et cartes | pas commencés |
| Logiciel 65816 | pas commencé |
Le projet est en phase 1 : préparer la carte de validation.
Les tâches, dans l’ordre
- ✅ Vérifier le brochage réel de la Tang Nano 9K : fait le 15 octobre 2026 ; le module n’a pas assez de broches.
- ✅ Choisir une solution : le FPGA de la Tang Nano 9K est soudé directement sur la carte (voir Le processeur et le bus).
- ✅ Vérifier les tensions des banques dans la documentation de Gowin : la banque 3 est imposée en 1,8 V, et le besoin de 47 broches ne tient pas tout en 3,3 V.
- ✅ Valider le codec audio en 1,8 V sur la banque 3 : retenu le 15 octobre 2026 (8 broches).
- ✅ Choisir une sonde JTAG compatible 1,8 V : la Tigard est retenue (Digilent JTAG-HS2 en alternative), avec un connecteur 1 × 8 sur la carte.
- ✅ Rédiger le plan des registres : version 0.1, proposée le 15 octobre 2026 (Le plan des registres) ; reste à le valider.
- ✅ Mesurer le mélange d’accès d’un vrai programme 65816 : fait sur le noyau OricOS, sous émulateur.
- Mesurer la fréquence QSPI tenue, avec une PSRAM câblée sur la Tang Nano 20K disponible, puis vérifier la puce de la 9K par une analyse de timing.
- Écrire le Verilog de la 9K : horloge et PHI2 (avec son étirement), capture de banque, décodage, contrôleur de PSRAM en QSPI avec un modèle de simulation de la PSRAM, gestion du démarrage, chacun avec son banc de test.
- Dessiner le schéma de la carte de validation : processeur, PSRAM, FPGA de la 9K et ses alimentations, JTAG, barrettes, et un accès pour un analyseur logique.
- Router la carte de validation en 2 couches, avec une vérification aux règles du fabricant (JLCPCB).
- Écrire un firmware minimal du Pico : chargement du code de démarrage en PSRAM (par la 9K), console série.
- Écrire un programme de test 65816 : un test de toute la mémoire de 16 Mo.
- Seulement après validation : le schéma et le routage de la carte Mini-ITX.
Les points encore ouverts
La spécification refuse de deviner. Ces points sont marqués comme à vérifier ou à décider :
- le plan des registres v0.1, à valider (cœurs sonores, chargement du démarrage par le Pico, modes vidéo) ;
- la fréquence de la liaison QSPI que la 9K atteindra, donc la vitesse effective du processeur (à mesurer sur la Tang Nano 20K, puis par analyse de timing pour la puce de la 9K) ;
- une contrainte de la PSRAM (tCEM, durée maximale d’une sélection) à vérifier sur sa fiche ;
- l’usage en entrées-sorties des broches 53 et 54 du FPGA ;
- le routage du boîtier QFN88 (pas de 0,4 mm) sur une carte de 2 couches, non vérifié ;
- le stock du FPGA chez LCSC (168 pièces le 15 octobre 2026) ;
- la position de l’emplacement d’extension sur la carte Mini-ITX, et les cotes exactes, à vérifier sur un gabarit officiel ;
- les numéros de broches du processeur en boîtier PLCC44 (mêmes signaux qu’en DIP40) ;
- le choix des cœurs sonores : FM, PSG, SID ou POKEY ;
- le plan détaillé des registres de chaque bloc ;
- la disponibilité chez LCSC du hub USB FE2.1 et du codec TLV320AIC3254.
Ce wiki suit la spécification : il sera mis à jour à mesure que ces points seront tranchés.